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    虽然国产EDA有了进步，但正如文章开头所说，我们跟国外企业的差距还是相当明显的。主要表现在以下几个方面：

    **、产品不够全，尤其在数字电路方面，我们整个国内EDA产业在这个领域短板明显。

    以华大九天为例，据知情人士介绍，他们在这个方面大约只做了三分之一的产品，另外还有三分之二需要补上。而造成这个局面的一个重要原因就在于没有足够的人力去支撑*的研发。 产学研各界*在过去的对中国EDA发展的讨论中曾表示，如果国内想把整套EDA工具做起来，这并不是某一个国产厂商一朝一夕能够做到的，而是需要多样化的合作。

    *二，与先进工艺结合的缺失；

    在现代的集成电路产业里，芯片设计和制造的对接桥梁是很重要的，因为只有处理好了这部分，才能把芯片更好的制造出来，EDA正好充当这样一个角色，但我们在这个对接的时候，却有两个难以逾越的鸿沟：

    一方面，国内EDA厂商与先进工艺接触的机会少，限制了我们的提高。

    据了解，现在工艺**良好的晶圆厂台积电和三星等厂商在开发新工艺的时候，基本不会**或着重考虑与国内EDA厂商合作，这就让我们无法从外资厂商获得相关支持。当然，在笔者看来，这也可以理解。毕竟厂商没有这个冒风险的义务。

    即使国内EDA厂商在某些方面有了进步，但类似台积电这些先进晶圆厂规划新一代工艺的时候，会在开发早期就引入诸如Cadence和Synopsys这样的厂商*合作，而不会选择国产EDA厂商，前者在与新芯片厂商在新工艺上进行相关合作的时候，又将更上一层楼。他们的强上加强，进一步拉大了与国产EDA的差距。

    知情人士表示，即使国产EDA**会和台积电这样的厂商在先进工艺方面合作，也不会在早期就引入，而是在工艺开发后期，才被纳入进来，且这些合作仅**于一部分，这就使得国内EDA产业无法接触到先进工艺的核心部分。

    另一方面，我们在PDK方面的不足，也对国产EDA的发展造成了一些不良的影响。

    所谓PDK就是Process Design Kit的简称，中文译名是集成电路工艺设计包。这个由晶圆厂提供的文件包包括了工艺电路模拟用的器件的SPICE（Simulation Program with Emphasis）参数，版图设计用的层次定义，设计规则（Design Rule），晶体管，电阻，电容等元件和通孔（VIA），焊盘（PAD）等基本结构的版图，与设计工具关联的设计规则检查（DRC），参数提取（EXT）和版图电路对照（LVS）等文件，是设计好的芯片能在晶圆厂顺利生产的关键。这是沟通IC设计公司、代工厂与EDA厂商的桥梁。

    国产厂商在PDK方面的缺失，从某种程度上就影响了国产EDA产业的发展。相关人士告诉半导体行业观察记者。

    第三、人才投入的不足；

    人才短缺是限制国产EDA发展的一个关键因素，力量薄弱的研发队伍难以支撑起海量的攻坚任务。而造成这一表象的根本原因是产业对EDA的投入不足造成的。

    数据显示，我国约有1500人的EDA软件开发工程师，但在本土EDA公司和研究单位工作的工程师加起来不到三百人，其他大部分都是在三大成员工作。而放大到**，对比于Synopsys 7000多的研发人员（当中有5000多从事EDA的研发，其他从事IP研发），这个差距更是明显。

    最后，在研发投入方面，国内与成员相比也有差距；

    据半导体行业观察了解，目前的本土EDA企业中，即便是团队规模较大，成立时间较长的华大九天，他们在过去十年间所花费的研发资金也只有几个亿而已，与国外先进竞争对手每年数十亿的投入相比（距离：Synopsys 2017年的研发投入约为8.1亿美元），这根本就是杯水车薪。国产EDA如果想进一步发展，加大投入也是势在必行的。

    如何突破？

    既然知道了差距在哪里，国产EDA需要做的就是各个击破了。

    虽然现在三大成员在EDA行业的影响力已经足够巨大，EDA行业的利润状态也让它不可能吸引足够多的投资者、初创企业和足够有天赋的工程师投入到这个领域，因此国产EDA想突破，还需要多费点心思和功夫。

    面对产品分散，不够全面这个问题，相信那些已经拿到几轮投资的EDA厂商想必正在摩拳擦掌，在研发上加大投入，积极扩展待开发领域，满足下游设计和制造领域的多样化需求。但如果能够获得国家基金等多方面的支持，对他们来说是一个更大的促进和鼓舞。

    至于与先进工艺方面结合缺失这个问题，那就既需要国内晶圆厂提高自身的制造技术，又需要加强和先进晶圆厂的合作，但我们也要清楚明白到，打铁还需自身硬。

    来到人才不足的问题，那就需要从根源上解决。

    我国EDA产业整体从业人员偏少的原因一方面在于EDA开发本身门槛高，需要计算机、数学等综合型人才；另一方面，整体薪酬偏低。这就使得很多EDA工程师，尤其是年轻的EDA工程师转向了AI和互联网行业，这写问题就需要厂商去各个击破。国内外的EDA成员为了迎合人才的需求和流向，抓住人才这个核心，也纷纷在南京、武汉、成都等地建立研发中心。

    但在我们看来，如果想解决EDA的人才问题，我们不但需要提升工程师的待遇，还要利用股权激励等方式让工程师用主人翁的精神来做产品开发，这样才能吸引到更多的人投入其中，进而产出更好的成果。

    现在，本土EDA厂商目前均也在各自专长的领域单点突破，如果能够再从点到面，齐头发展，才能更上一层楼，打造本土EDA*竞争力，但这需要产业链各界的共同努力。

作为一个微电子专业的IC learner，这个学期也有一门课：《微电子器件》，今天我就来聊聊基本的器件：CMOS器件及其电路。在后面会聊聊锁存器和触发器。

今天的主要内容如下所示：

·MOS晶体管结构与工作原理简述

·CMOS单元电路与版图

·CMOS门电路

·CMOS的功耗表示

老实说，CMOS比较偏微电子器件，微电子器件还真难...这里我就说一些做数字设计或许要了解的东西吧（以后要是有必要，会补充）。

1、MOS晶体管结构与工作原理简述

我们或多或少知道，晶体管在数字电路中的主要作用就是一个电子开关，通过电压或者电流，控制这个“开关”开还是关。晶体管大概有两种分类：一种是双极性晶体管（BJT，bipolar  junction  transistor），另外一种是金属-氧化物-半导体场效应晶体管（MOSFET或者MOS，metal-oxide-semiconductor  field effect transistor）。我们这里主要来聊聊MOS了，那个BJT在现在数字IC设计中已经不是主流工艺了。

①MOS晶体管分为PMOS和NMOS，是哪一类MOS取决于衬底和掺杂浓度。至于是怎么形成的，这太复杂了，简单的三言两语说不清楚，这里干脆就不说了，我们直接来看他们的截面图和简单地讲解它们的工作原理好了（以下均以NMOS为例）。

NMOS晶体管的横截面结构如下所示：

IC设计：CMOS器件及其电路

较底层是硅晶元圆衬底（substrate）(Body Si那里),较**上是导电的栅较（gate），中间是二氧化硅构成的绝缘层。在过去栅较是由金属构成的，因此叫做金属-氧化物-半导体，现在的栅较使用的是多晶硅（poly）。MOS结构中，金属(多晶硅)与半导体衬底之间的二氧化硅会形成一个电容。

好吧，上面那一段看不懂也没关系，也不重要，需要你记住的是，上述的NMOS晶体管中，衬底是P型的，衬底上有两个n型的掺杂区域分别称为源较（Source）和漏较（Drain）（其实你把左边定义为漏而右边定义为源也没有问题，因为这个时候这个器件是对称的，在连接电源和地之后，S和D才真正确定）,中间较上面的称为栅较（Gate），这就是NMOS的三个电极了（实际上的MOS是一个4端器件，它的衬底也是一个端）。下面来说一下他们怎么工作。

前面我们说了，晶体管的作用就是大致就是一个开关，在电流或者电压的控制下进行开和关，对于NMOS晶体管，我们现在给它加上电压，让它开始工作：

IC设计：CMOS器件及其电路

如上左图所示，加上电压后，所谓的源较，就相当于电子的源头；所谓的漏较，就相当于漏出电子的开口；而中间的栅较，就像控制开关一样：一方面通过控制在栅较施加的高电平电压，使源漏之间出现沟道，电子通过沟道从源较流向漏较，电流的方向也就是从漏到源了，从而进行导电，也就是“开关”打开的的时候（由于是形成的N沟道，也就是电子导电，因此成为N型CMOS）。另一方面再通过控制在栅较施加低电平电压，让沟道关断，因此就源漏之间就关断了，也就是“开关”关断的时候。上面就是NMOS的结构和工作流程了。（PMOS的工作流程恰好相反：通过控制在栅较施加的低电平电压，进行打开，而通过控制在栅较施加高电平电压，让沟道关断。）

注意：栅较的电压达到一定数值时，沟道才会形成，沟道形成时的电压称为阈值电压（Vth）。

②下面我们来看一下I-V特性曲线（注意这两个称呼，一个是转移特性曲线，一个是输出特性曲线）：

IC设计：CMOS器件及其电路

在前面我们知道，对于NMOS，源较(S)是接地的，漏较（D）是接数字电源的，在工作的时候，一般Vds是不变的，然后根据栅较（G）上的电压决定沟道是否导通。工作的时候，Vg的值（也就是输入信号的电压值）是一个定值，要么高电平（可能有波动），要么是低电平，从这里我们也知道NMOS工作的时候，是有电流从电源（VDD）流到地（GND）的（也就是从D流到S的），在电源电压不变的时候，这个电流随着栅较上的电压增大而增大。

③接着我们看看MOS的内部自个形成的电容（寄生电容），如下图所示：

IC设计：CMOS器件及其电路

主要分为：

（1）栅和沟道之间的氧化层电容C1；　

（2）衬底和沟道之间的耗尽层电容C2；　

（3）多晶硅栅与源和漏的交叠而产生的电容C3 和C4；　

（4）源/漏区与衬底之间的结电容C5与C6。

好吧，其实这些个MOS这个电容我们看看就好了，毕竟我们不是做器件的。

2、CMOS单元电路与版图

在现在工艺中，我们主要使用的是成为CMOS（互补型半导体，Complementary MOS）的工艺，这种工艺主要就是把PMOS和NMOS这两类晶体管构成一个单元，称为CMOS单元或者反相器单元，其结构把PMOS和NMOS同时集成在一个晶元上然后栅较相连，漏较相连，下面是它的结构图（关于电路符号和功能将在后面讲）：

IC设计：CMOS器件及其电路

在上图中，左边是NMOS，右边是PMOS。A是共连栅较输入，Y是共连漏较输出，VDD连接PMOS的源较，GND连接GND。

下面电路符号图了，上面的那个CMOS反相器对于的电路符号图如下所示：

IC设计：CMOS器件及其电路

现在我们就来分析一下这个CMOS反相器的工作原理来说明这个为什么CMOS工艺是主流吧：

A当输入信号A=1时，PMOS关断，NMOS打开，输出信号Y的电压相当于GND的电压，也就是Y=0；在这个过程中，从VDD到GND这一个供电回路都没有导通，因此理论不存在电流从VDD流到GND，因此功耗为0.

B当输入信号A=0时，PMOS打开，而NMOS关闭，输出信号Y=VDD=1，但是从VDD到GND这一个供电回路也没有导通，因此理论上也不存在电流从VDD流到GND，因此功耗也为0。

C因此可以得出，理论上反相器进行传输信号时，没有功耗（好吧，我们应该这样说：功耗较其地低），这就是为什么使用CMOS的工艺的原因。

下面我们来看一下CMOS单元的版图：

IC设计：CMOS器件及其电路

左边是CMOS的电路符号，右边是版图（这个版图先凑合着看），下面来说一下这个版图吧：

首先是从下往上看，金属（蓝色）连接到数字地（Vss）上面；白色背景红色虚线边框的P阱区域是为说明，下面的绿色掺杂区域形成的是NMOS，上面绿色掺杂区域形成的是PMOS；

然后   绿色的掺杂区域  分布在  红色的多晶硅附近，然后多晶硅连在一起（也就是把PMOS和NMOS的栅较连在一起），然后通过金属引出（那个X表示通孔）为输入Vi。

然后下面的NMOS的源较通过通孔跟金属连在一起（绿色跟蓝色通过X连在一起）；NMOS和PMOS的漏较通过通孔连接到同一块金属上面然后当做输出。

PMOS的源较通过通孔连接到金属然后连接到了数字电源上。

更加抽象（好看一点）的图如下所示：

IC设计：CMOS器件及其电路

版图的基本知识就到这好了，更详细的知识还是查看更专业的书籍吧。

3、CMOS门电路

①CMOS非门：上面的一个CMOS单元的功能就是非门的功能了，因此CMOS非门也就是这个CMOS的单元，也称为反相器。其电路结构就是反相器的电路结构。

②（二输入）CMOS与非门（NAND）：

直接上图吧，CMOS与非门的电路符号结构如下所示：

IC设计：CMOS器件及其电路

（PMOS的电路符号栅较处本来应该有个小圈圈，表示低电平有效的）

③（二输入）CMOS或非门(NOR)的电路符号和工作原理如下所示：

IC设计：CMOS器件及其电路

（PMOS的电路符号栅较处本来应该有个小圈圈，表示低电平有效的）

数字逻辑电路都可以由上面的三种电路化简构成，也就是说一个电路可以由NAND或者NOR电路构成，我们来看看他们的特点来推导数字CMOS电路的特点。

容易知道（反正我们就当做结论好了）：

反相逻辑门的通用结构如下所示：

IC设计：CMOS器件及其电路

此外我们也注意到，使用到与功能的时候，NMOS网络是串联的；使用或功能时，NMOS网络是并联的。因此可以这么记忆：要NOMS都一起，才能一起（与），只要NMOS其中一个就可以（或），与还是或，可以根据NMOS的串并结构判断。

然后设计多少个输入的NXXX门，就把多少个NMOS串/并联起来，然后PMOS就是并/串就可以了。

4、CMOS的功耗表示

功耗是单位时间内消耗的能量，在数字系统中的功耗主要包括静态功耗和动态功耗，我们将从CMOS电路角度聊聊静态功耗和动态功耗。

CMOS的静态功耗：当CMOS不翻转/不工作时的功耗。在CMOS都不工作时，也就是晶体管都处于截止状态的时候，从VDD到GND并不是完全没有电流流过的，还是有些微电流从电源流到地，这个静态电流Idd称为电源和地之间的漏电流，跟器件有关（至于漏电流是怎么引起的，这里就不再阐述了）。初中的时候，我们就学过P=UI，因此静态功耗就可以这样表示 :

IC设计：CMOS器件及其电路

CMOS的动态功耗是信号在0和1变化之间，电容充放电所消耗的功耗。我们知道，不仅仅CMOS器件有寄生电容，导线间也有电容。将电容C充电到电压Vdd所需要的能量CVdd^2。如果电容每秒变换f次（也就是电容的切换频率为f，在一秒内，电容充电f/2次，放电f/2次），由于放电不需要从电源那里获取功耗，因此动态功耗就可以这样表示：

IC设计：CMOS器件及其电路

PS：上面主要是列举了一些主要的功耗，比如动态功耗中除了翻转时电容消耗功耗外，还有在栅较信号翻转的时候PMOS和NMOS同时导通引起的短路功耗。

这里不一一陈述，主要是考虑上面的那两种功耗。也许后面记载低功耗设计的时候会详细说明一下。