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    本期讲解的是PCB设计中另一经典电路的分析--时钟电路。

    在一个电路系统中，时钟是必不可少的一部分。时钟电路相当关键，在电路中的作用犹如人的心脏的作用，如果电路系统的时钟出错了，系统就会发生紊乱，因此在PCB中设计一个好的时钟电路是非常必要的。

    我们常用的时钟电路有：晶体、晶振、时钟分配器。有些 IC 用的时钟可能是由主芯片产生的，但追根溯源，还是由上述三者之一产生的。接下来结合具体实例，说明时钟电路布局、布线的原则和注意事项。

    一、晶体时钟电路DRC Check

    PCB 中常用的晶体封装有：2管脚的插件封装和SMD封装、4管脚的SMD封装，常见封装图

    尽管晶体有不同的规格，但它们的基本电路设计是一致的，因此 PCB 的布局、布线规则也是通用的。

    从电路原理图中可以看出，电路由晶体+2个电容组成，这两个电容分别为增益电容和相位电容。

    晶体电路布局时，两个电容靠近晶体放置，布线时，晶体的一对线要走成类差分的形式，线尽量短、且要加粗并进行包地处理。

    上述的是较基本和较常见的晶体电路设计，也有一些变形设计，如加串阻、测试点等，如下图，设计思路还是一致的：

    结合上述，布局应注意：

    1. 晶体和IC布局在同一层面，这样可以少打孔；

    2. 布局要紧凑，电容位于晶体和IC之间，且靠近晶体放置，使时钟线到IC尽量短；

    3. 对于有测试点的情况，尽量避免stub或者是使stub尽量短；

    4. 附近不要摆放大功率器件、如电源芯片、MOS 管、电感等发热量大的器件。

布线应注意：

    1. 晶体和IC同层布局，同层走线，尽量少打孔，如果打孔，需要在附近加回流地孔；

    2. 类差分走线；

    3. 走线要加粗，通常 8~12mil；由于晶体时钟波形为正弦波，所以此处按模拟信号布线设计思路处理；

    4. 信号线包地处理，且包地线或者铜皮要打屏蔽地孔；

    5. 晶体电路模块区域相当于模拟区域，尽量不要有其他信号穿过。

二、晶振时钟电路DRC Check

    相比于晶体电路，晶振是有源电路，主要由三部分组成：晶振+电源滤波电路+源端匹配电阻

三、时钟分配器时钟电路DRC Check

    时钟分配器种类比较多，在设计时保证时钟分配器到各个 IC 的距离尽量短，通常放在对称的位置，

布局、布线总结：

1. 时钟发生电路要靠近时钟分配器，常见的时钟发生电路是晶体、晶振电路；

2. 时钟分配电路放置在对称位置，保证到各个IC的时钟信号线路尽量短；

3. 附近不要摆放大功率器件，如：电源芯片、MOS 管、电感等发热量大的器件；

4. 时钟信号线过长时，可以走在内层，换层孔的200mil 范围内要有回流地过孔；

5. 其他信号与时钟信号保持4W间距；

6. 包地处理，并加屏蔽地孔。

    以上便是PCB设计中另一经典电路分析--时钟电路的介绍，经典电路还有许多种，需要PCB设计工程师在设计工作中不断总结，积累设计经验，提升设计能力

    能否介绍一下高速PCB设计的核心关键要点及高速设计的来龙去脉。

    其实高速PCB设计这项工作需要面对相当多不同的产品方向，虽然一些基础技术是具有通用性的，但是仍然有很多行业特有的技术差别，因为每一个领域的设计核心需求都是不同的。

    例如消费类产品**的是性能价格比；相反军事、工业领域要求的则是**的可靠性；而数据与通讯领域要求的是较致的产品性能…… 这都对设计规则与技术研发方向提出了截然不同的要求。

    如果说相对通用的高速PCB设计核心关键要点，我觉得一定要注意以下几个方面：

    1：首先是电源电路的设计，电源是一个电子产品稳定工作的基础，虽然大多数时候电源设计的技术挑战性并不是较大的，但是一旦出现了运行稳定性的问题，很多时候其实是跟电源有关的。

    电源设计的重点主要在于电源模块的功能设计优化、转换效率提升，以及电源通道设计等，都必须遵循相应的技术指标和规则来进行，对于敏感电源或者电流很大的电源还需要结合PI仿真来提升直流压降与动态阻抗以及噪声方面的性能。

    2：高速并行信号的设计，较常见就是DDR3，DDR4等电路，尤其对于Memory Down（板载内存条）设计这类方案，更需要特别注意，在严格执行原厂Layout Guide的同时，较好通过仿真分析来辅助优化布局布线设计，以确保高速信号的设计质量。

    其他类型的并行信号设计还有很多，一般按照相应的芯片设计规则要求控制好**长度与相对等长，同时做好过孔数量控制、信号跨分割、串扰方面的规则控制，就可以满足大部分设计要求。

    3：高速串行信号设计，近些年高速串行信号发展非常迅速，很多传统的并行总线接口都在逐渐被串行总线所替代，比如较典型的IDE并行硬盘数据接口，就被SATA串行数据接口所取代，相信未来高速串行信号的应用也会越来越广泛。

    目前较常见的PCIE高速通道，以及SATA、SAS、LVDS、USB3.0高速通道，以及高速光网络通道等，信号速度普遍都已提升到5G、8G、10G、28G甚至56Gbps的水平，所以必须严格按照相应的高速设计规则去进行设计，同时要做好信号完整性分析与优化工作，不然就会容易出现信号质量方面的问题。